信道编译码是第三代移动通信最关键的技术之
一，对信道的编译码可以有效地降低移动通信系统的 误码率，从而达到提高移动通信系统可靠性的目的。 而纠错编码是信道编译码中常用的一种技术，卷积编 码属于纠错码，也是目前CDMA系统中最常用且最重 要的信道编码之一，卷积编码器是实现卷积编码的有 效途径¨1。早期的移动通信系统一般采用大量的与非 门等复杂电路来实现卷积编码，这样的电路体积大、 功耗大、干扰大，随着通信技术的发展，出现了集成
的DSP(digital signal processing，数字信号处理器)芯 片，这些可编程DSP芯片在写入一些适当的程序后， 就可以代替相应的硬件电路，从而大大地简化了原有 的硬件电路，因此研究用DSP芯片如何实现卷积编码 对CDMA技术的发展具有重要意义。
1卷积码的Viterbi算法
自从Elias提出卷积码概念后，已发展了多种译码 算法，译码算法可以分成2大类，即代数译码和概率
译码，目前应用较为广泛的是概率译码，特别是其中
的Viterbi译码算法最为著名。Viterbi算法就是卷积码 的最大似然译码算法，也就是说是一种最佳的译码算 法，也是本设计实现卷积编码所用的算法【2】。
据图1所示，如果从S。状态出发的2条路径，在 某一状态汇合，而且以后这2条路径一直复合在一起， 由于复合部分分支对于路径度量的贡献是相同的，所 以在汇合点上就可以删除掉这2条路径中复合之前路 径度量较大的那一条，因而在任何时刻，对进入每一 状态的所有路径只需要保留其中一条具有最小部分路 径度量的路径，这条被保留的路径称为幸存路径。由 于卷积码的状态数为2“，所以在任何时刻，译码器最 多仅需24条幸存路径，同时保存这2“条幸存路径所对 应的路径度量。
对于(2，I，2)卷积码，若接收到的二元对称信 道数据输出序列为：
r--(00，01，10，00，00，00，00)，
要求从网格图中选取一条最小似然路径。
墨镜￥剃1
oT lT 2T 3T 4T 5T 6T 7T
圈1 Viterbi算法的示意说明
F嘻1 The viterbi algorithm description
从图1可见，在2T状态点以后，每个状态都有2 条路径进入，每条路径的部分路径度量都等于前一状 态点出发状态的幸存路径度量与相应分支度量之和， 比较这2个和，取其中最小的为幸存路径值，对应的
路径为幸存路径。例如在4T状态点进入S。状态的路 径有2条，一条从3T状态点瓯通过一条分支度量为0 的分支进入，另一条是从3T状态点S，通过一条分支 度量为2的分支进入131，这2条路径的部分路径度量为
2和3，这里取其中较小者对应的为幸存路径，同时记 下该状态点到达S。状态的幸存路径值2(如果2条路 径的部分路径度量相等，则任意保留其中一条)。对于
4T状态点的其他状态S，、S：、S，也是如法炮制，然后 把状态点推进到5T，最后到7T状态点，抉择出一条 幸存路径为：
&一so_&_+瓯一晶．+&一so， 也就是说判定发送的是全零序列，即：
m=(0，0。0，0，0。0，0 o
2 卷积编码器的结构
在任何给定时刻卷积码编码器的n个输出比特不 仅和当前的k比特输入数据有关，而且和以前M个时 刻的输入组有关，所以卷积码可用参数组(n，k，M) 来描述，这时编码速率R=k／n，一般来说，卷积码的n 和k都比较小。消息数据经过串、并变换器后形成七 比特一帧的并行数据送到线形逻辑单元，同时送入M 级数据帧移位寄存器，M是数据帧移位寄存器的存储 深度，每读人1个新的数据帧，老的数据帧就向右移 一帧。编码逻辑根据当前数据帧和存放在数据帧寄存 器中的以前消息数据进行线形逻辑运算得到rl比特的 编码输出，再经过并、串变换成卷积编码器的串行输 出，K=M+1称为该卷积码的约束长度。
图2所示卷积码编码器的编码速率为R=l／2，约束 长度为K=3。由于k=-I，因此每次只输入l比特，通过 线性移位寄存器生成2比特输出，所以码率R=112，这 里M=2，约束长度K=3。
用m表示输入消息数据序列：
万方数据
m=(mo，ml，m2，⋯)，
2个输出数据序列为： ． p”=(W¨，uo’，％‘1’，⋯)，． •． p2)=(“∞，Ko)，K伫’，⋯)，
经并、串变换的输出为：
y三(W¨，W舢，Ko’，Ⅵ。’，Kn’，K幢’，⋯)【41。
圈2一种(2，1．2)卷积码编码嚣
Fig．2 A(2．1．2)convolutional code encoder
3 硬件电路设计
因为卷积码是对信道编码，所以输入信号是经过 信源编码后的数字信号；DSP芯片相当于卷积编码器， 经过卷积编码后的输出信号当然也是数字的。本设计 选用目前功耗最低的TMS320C55x系列中的第一款芯 片C5510151。
圈3主体电路方框圈
Fig．3 The main circuit block diagram
3．1 时钟电路设计 将外部时钟源直接输入X2／CLKIN引脚，X．悬空。
可采用封装好的晶体振荡器，这种方法使用方便，因
而应用广泛；只要在4脚上加3—5 V电压，2脚接地， 就可在3脚得到所需的时钟。
3．2复位电路设计 为保证DSP可靠复位，RS引脚必须为低电平，且
保持至少2个主频(CLK0uT)时钟周期。当复位发生
时，DSP终止程序运行，并使程序计数器PC复位为
0FF80H，地址总线也变为0FF80H，数据总线为高阻，
一PS、MSTRB乘IR／W等信号为高电平，所以本设计采用
专用复位芯片MAX706组成的复位电路。
3．3 JTAG接口 JTAG是边界扫描机制，其原理是在芯片的输入，
输出引脚内部安排存储单元，用来保存引脚状态，并
在内部将这些存储单元连接在一起，通过一个输入脚 TDI引入和一个输出脚TDO引出。仿真电缆和DSP的 JTAG测试口的连接是通过一个14脚的插头座(仿真 头)来实现的，当仿真器与DSP距离大于15．24 cm(6 英寸)时所采用的设计与2者距离小于15．24 cm时的设 计相比，后者只是比前者少了缓冲驱动器。(责任编辑：南粤论文中心)转贴于南粤论文中心: http://www.nylw.net(南粤论文中心__代写代发论文_毕业论文带写_广州职称论文代发_广州论文网）
